Говорим о высоком.......о VHDL!, Вопросы ответы...примеры Опции

[BMW]

Кто умеет хоть что то кто хочет научиться пишите......я имею немного свободного времени но 2 раза в неделю гарантирую ответы......

[Guest_Укуренный_идиот_*]

Встречный вопрос - почему не Verilog? Не думаю, что многие здесь этим интересуются)

[[Privacy]]

зато звучит солидно!

а вообще, проблемно-ориентированные средства разработки -- это пока ещё совсем не актуально. эффективные прорывы в этом отношении начнутся тогда, когда наступит стагнация традиционных средств разработки.

[BMW]

Не верилог потому как VHDL намного сложнее и перейти с него на верилог плевое дело.....А насчет интересуются не многие это да......

[Guest_Укуренный_идиот_*]

Нескромный вопрос. А зачем изучать то, что сложнее? Если все, что можно реализовать в ПЛИС, можно написать на верилоге, то зачем тогда изучать VHDL? Да и как он может быть сложнее, насколько я знаю, там только синтаксис отличается, все равно в результате мы имеем одно и то же...

[Лев]

Vot i vstlil vopros o proektirovanii!!!!
VHDL shtuka pomoshnee iz-za svoih opredelyaemih topah peremennih!
Na nem mogno opisat sintez belka ili polet myachika (chto delal sam na labah).
Verilog ne mnogo gruroe on bolee napravlen na modeliruvanie, sintez IC.

[Guest_Укуренный_идиот_*]

Ну ядрен батон, ясное дело, что верилог больше направлен на синтез ПЛИС, да и VHDL тоже... Вряд ли многие юзают VHDL для других целей)

[Лев]

Sintezirovat PLIS ne nado, ona uge est. A vot ispolzovat yazik oposaniya apparaturi dlya cinteza ustroistva v dannom PLIS s ispolzovariem sredstv sinteza sovsem druroe delo.
Takge yaziki opisaniya apparaturi nugni dlya simulyachii, tak kak trebuut na mhogo menshe vremeni, chem na primer SPICE.

Eti yaziki mogno ispolzovat kak nekuu formu tehnicheskogo zadaniya.

[Guest_Укуренный_идиот_*]

Ну да, придрался к словам, молодец Теперь по сути. Кто на VHDL описывает полет мяча и прочее?)

[Лев]

Nas chitaut deti pust uchatsya pravilno.
NA VHDL opivivautsya modeli tranzistorov, tezistorov, diodov i tak dalee.

[Лев]

Давайте по активней )))
Есть многое, что можно обсудить на пример System C)

[BMW]

Простите что долго не появлялся времени вообще нет.......Постараюсь внести некоторые ответы и подать тему для обсуждения......
Во первых что касается Верилог или VHDL да не суть в этом в странах где стоят фабрики в основе своей Верилог а в европе активно рулит VHDL, но это все посредственность что больше по душе на том и работай никто тебе не скажет нет парень нам нужен нет лист на Верилоге или на VHDL есть нет лист ну и все результат получен.......
теперь далее пройдемся по вашим письмам......
На уровне транзисторов никто не пишет, если надо если в этом есть необходимость проше воспользоваться Спайсом или Кеденсом.....VHDL настолько упращает жизнь что схему допустим современного DRAM с контроллером к ней правда малой разрядноси можно описать за 4 часа, можно конечно и быстрее но вот у нас вчера не вышло, с адресами долго косячили.....а в Кеденсе задолбаешься рисовать эти ячейки с емкостями а как в Кеденсе учитывать Рефреш я вообще так с ходу щас не вьеду...... а как в Кеденсе проектировать автомат? ну понятно либо full design либо...не наверно вообще лучше купить его отдельным блоком .......а у кого правильно у тех кто его уже описал на языке высокого уровня.....тоесть у нас...... На самом деле не буду говорить про кеденс что нельзя такого там сделать просто я еще с этим не сталкивался....какойнибудь регистр собрать память да было а с автоматами не приходилось может и можно а я кричу что нельзя.......

[Лев]

Давайте все поставим на свои места.
Во-первых определим для чего мы будем использовать описание на языке высокого уровня.
Основные его функции:
1. Моделирование (сюда можно и модели транзисторов)
2. Синтез устройства
3. Как вид ТЗ.
Во-вторых определим с каким тулом будем работать:
1. Симулятор
2. Синтезатор
В-третьих определить уровень абстакции описания:
1. Транзисторный уровень (в верилоге есть встроенные модели nmos и pmos)
2. Сигнальный
3. Регистровый
Ответив на три не сложных вопроса множно продолжить обсуждение.

Маленький вопрос к BWV:
Спайсом или Кеденсом.... SPICE это понятно. А вот что такое Cadence не совсем.
Как я понимаю Cadence фирма выпускающая набор тулов для сквозного проектирования.

Сообщение отредактировано Лев - 27.10.2005 - 00:01

[bonusfrag]

На уровне транзисторов никто не пишет, если надо если в этом есть необходимость проше воспользоваться Спайсом или Кеденсом.....VHDL настолько упращает жизнь что схему допустим современного DRAM с контроллером к ней правда малой разрядноси можно описать за 4 часа, можно конечно и быстрее но вот у нас вчера не вышло, с адресами долго косячили.....а в Кеденсе задолбаешься рисовать эти ячейки с емкостями а как в Кеденсе учитывать Рефреш я вообще так с ходу щас не вьеду

VHDL - язык описания. Если "в Кеденсе рисушь эти ячейки", наверное
это синтез топологии. (Кеденс = Virtuos?). У Cadence сотни средств
для разных стилей проетирования, в том числе и для
автоматизированного синтеза ( компиляция с VHDL/Verilog тоже, я думаю).
Тут у вас все в кучу свалено не поймешь =)

[BMW]

Здрасти во первых.......
Ну поехали.......
Кеденс это мощьный пакет в который входит как правильно заметил bonusfrag Virtuoso Schematic, Virtuoso Layout Editor, он поддерживает описание как на Верилоге так и VHDL еще полно всякого барахла.......это очень мощьный продукт для расчетов он использовал как раз Pspise раньше но потом разработал свой продукт к сожалению не помню названия.....
Далее по тексту следую и отвечаю на следующий насущий вопрос......какое описание будем обсуждать смысла в поведенцеском описании я не вижу....RTL вот что интересно, вот что нужно всем и каждому.......
Теперь далее я предлагаю если есть желание поговорить о цифровых устройствах, о их работе, можно начать с простых сумматоров, умножителей, регистров потом привести пример описания RTL, затем перейти на память, контроллеры, и т.д.
Кстате ребят представьтесь как вас зовут будем хоть знакомы.....и раскажите откуда вы с этим знакомы работаете или может в институте изучали.......
Меня звать кстате Александром......

[Лев]

Как меня учили и как я сам понимаю RTL является подмножеством поведенческого описания. Так как RTL должен быть синтезируемым, то есть средство синтеза однозначно представляет RTL описание в базисе стандартных ячеек или в ПЛИС.
На уровне поведенческого описания мы абстрагируемся от физической природы сигнала и механизмов его распространения и единицей становиться сигнал.
Так что утверждение, что поведенческое описание и RTL является не корректным с моей точки зрения.
Далее я приведу несколько примеров описания для инвертора:
1.
module test_ (data_b, data);

output data_b;
input data;

data_b = ~data;

endmodule

2.
module test_2 (data_b, data);

output data_b;
input data;

inv_mod U1(.out(data_b),.in(data)); // модуль inv_mod описан и не является //внутренним приметивом
endmodule

3.
module test_3 (data_b, data);

output data_b;
input data;

nmos (data_b, 1'b0, data);
pmos (data_b, 1'b1, data);

endmodule

Все эти примеры описывает одно и тоже. И все это можно назвать RTL с небольшой натяжкой, кроме примера номер 3.

Что касается "простых" сумматоров и умножителей, то все можно сделать так

module mult_add (rez, data_1, data_2);

output rez;
reg rez;
input data_1;
input data_2;

always @(data_1 or data_2)
rez <= data_1*(+)data_2; // выбираем, что больше нравиться, не забываю про //разрядность

endmodule

[Guest_Укуренный_идиот_*]

Промолчу про кучу умных слов в начале... Все равно смысла не уловил, ибо см. nickname Позволю лишь одно замечание Это не VHDL, это Verilog

[Лев]

Люди вы где?

[Guest_Укуренный_идиот_*]

Понимаешь, раздел называется "Программирование", а не "Схемотехника". Так что вы в обломе, батенька

[Aldor]

Господа, нужен учебник по VHDL, позволяющий включиться в работу в кратчайшие сроки. Лучше всего, если он будет в электронном виде. Ну а если ещё и на русском, то вообще просто сказка

Да, и ещё. Может кто кинет ссылочку, где можно скачать Xilinx Foundation с лекарствами? (только не надо предлагать пользоваться web edition, мне со спартанами работать надо)